W7500P

W7500P同W7500不同點(diǎn)在于其內(nèi)部將PHY也通過SOC工藝集成進(jìn)去，使得通過單芯片實(shí)現(xiàn)全硬件TCP/IP協(xié)議棧接入以太網(wǎng)成為可能，同時也為開發(fā)者提供了一套更為簡潔的以太網(wǎng)接入方案，簡化了硬件單路，優(yōu)化了設(shè)計(jì)成本。

W7500P同W7500不同點(diǎn)在于其內(nèi)部將PHY也通過SOC工藝集成進(jìn)去，使得通過單芯片實(shí)現(xiàn)全硬件TCP/IP協(xié)議棧接入以太網(wǎng)成為可能，同時也為開發(fā)者提供了一套更為簡潔的以太網(wǎng)接入方案，簡化了硬件單路，優(yōu)化了設(shè)計(jì)成本。

W7500P實(shí)現(xiàn)了“MCU + 全硬件TCP/IP協(xié)議棧 + MAC + PHY” 支持TCP, UDP, IPv4, ICMP, ARP, IGMP 以及 PPPoE協(xié)議，滿足用戶對整體設(shè)計(jì)方案的需求。

特點(diǎn)

ARM Cortex-M0

最大時鐘頻率 48MHz

全硬件TCP/IP核

8個socket
每個socket擁有最大32KBSRAM
MII（介質(zhì)無關(guān)接口）

內(nèi)存

Flash：128KB
SRAM：16KB到48KB（如32KB socket 緩存已用，最小可用16KB，如果socket緩存未用，最大可用48KB）
用于Boot程序存儲的ROM：6KB

內(nèi)置MAC和PHY

時鐘，復(fù)位及供給管理

POR（上電復(fù)位）
穩(wěn)壓器：3.3V到1.5V
8到24MHz的外部晶體振蕩器
內(nèi)部內(nèi)部8MHz的阻容振蕩器
用于CPU時鐘的鎖相環(huán)

ADC

12bit，8ch，1Msps

DMA

6路DMA 控制器
外設(shè): UARTs, SPIs

GPIO

53 I/Os (16 IO x 3ea, 5 IO x 1ea)

調(diào)試方式

串行調(diào)試 (SWD)

定時器/PWM

看門狗*1 (32位減法計(jì)數(shù)器)
計(jì)時器*4 (32位或16位減法計(jì)數(shù)器)
PWM*8 (帶有6位可編程預(yù)分頻器的32計(jì)數(shù)器/定時器)

通訊接口

3 UART (2個帶有FIFO及流控的 UART, 1 個單UART)
2 SPI
2 I2C (主/從, Fast-mode (400 kbps))http://www.iwiznet.cn/uploadfile/2015/1103/20151103044818940.pdf

加密

1 RNG (隨機(jī)數(shù)生成器): 32位隨機(jī)碼

封裝 : 64 TQFP (7×7 mm)

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W7500P

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